Artikel-ID: 000075068 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 11.02.2013

Warum kann ich feststellen, dass die Altera_PLL-Megafunktions-Ausgangstaktuhren zeitweilig in funktionaler Simulation betrieben werden?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • Simulation
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung Aufgrund eines Problems in der Quartus® II Softwareversion 10.0 und neuer können Sie sehen, dass die Ausgabeuhren einer Altera_PLL-Megafunktion zeitweilig in der funktionellen Simulation betrieben werden, selbst wenn das gesperrte Signal bestätigt wird.  Es können periodische Ausfälle für die Ausgabetakte je nach dem berechneten Wert für die VCO-Frequenz auftreten. Dieses Problem tritt auf, da das Simulationsmodell auf eine Auflösung von 1 ps für die Altera_PLL beschränkt ist.
    Lösung Wenn Sie bei der Simulierung der Altera_PLL-Megafunktion von dieser Einschränkung betroffen sind, passen Sie den Eingabe-Taktzeitraum an, indem Sie die Eingabe-Taktzeit im Simulationsprüfstand um 2 PS erhöhen oder reduzieren, bis der VCO-Zeitraum mit einer von den Simulationsmodellen unterstützten Auflösung berechnet werden kann.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 15 Produkte

    Cyclone® V SX SoC-FPGA
    เอฟพีจีเอ Cyclone® V GT
    เอฟพีจีเอ Arria® V GT
    เอฟพีจีเอ Cyclone® V E
    เอฟพีจีเอ Stratix® V E
    Cyclone® V SE SoC-FPGA
    เอฟพีจีเอ Stratix® V GX
    เอฟพีจีเอ Cyclone® V GX
    เอฟพีจีเอ Stratix® V GT
    เอฟพีจีเอ Stratix® V GS
    เอฟพีจีเอ Arria® V GZ
    Arria® V SX SoC-FPGA
    Cyclone® V ST SoC-FPGA
    Arria® V ST SoC-FPGA
    เอฟพีจีเอ Arria® V GX

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