Artikel-ID: 000074968 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 07.10.2020

Warum verhält sich das mgmt_waitrequest Signal von der IOPLL-Neu Intel FPGA konfiguration nicht wie erwartet, wenn in Intel® Stratix® 10 FPGA und Intel Agilex 7 Geräten dynamische Phasenwechsel durchgeführt werden®?

Umgebung

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Aufgrund eines bekannten Problems in Intel® Quartus® Prime Pro Edition Software Version 19.4 und früher, die mgmt_waitrequest Signalausgabe der IOPLL-Neukonfiguration Intel FPGA in Intel Stratix® 10 Geräten und Intel Agilex® 7 Geräte arbeiten auf die gegenteilige Art und Weise, die im Benutzerhandbuch für Intel® Stratix® 10 Takt- und PLL-Taktung und® Intel Agilex Takt- und PLL-Benutzerhandbuch beschrieben ist, indem sie deasseriert werden, wenn Dynamic Phase Shift (DPS) angefordert und geltend macht Sobald dies abgeschlossen ist.

 

 

Lösung

Dieses Problem wird ab Intel® Quartus® Prime Pro Edition Software Version 20.2 behoben.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 2 Produkte

Intel® Agilex™ FPGAs und SoC FPGAs
Intel® Stratix® 10 FPGAs und SoC FPGAs

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