Warum ist die FPGA-Ressourcenauslastung bei der Instanziierung des RAM höher als erwartet: 2-Port-Intel® FPGA IP mit aktiviertem Emulated TDP Dual-Clock-Mode-Parameter?

Wenn ein RAM: 2-Port-Intel® FPGA IP mit aktiviertem Dual-Clock-Mode-Parameter für emulierte TDP in der Intel® Quartus® Prime Software instanziiert wird, sieht man möglicherweise eine FPGA-Ressourcenauslastung, die höher als erwartet ist, wenn Intel® Stratix® 10 Geräte anvisiert werden. Dies wird durch die zusätzlichen FIFOs verursacht, die durch den RAM implementiert wurden: 2-Port-Intel® FPGA IP.

Führen Sie die folgenden Schritte durch, um dieses Problem zu beheben:

1. Navigieren Sie durch die Hierarchie und suchen Sie nach der fifo_wrapper_in Instanz.
2. Bewegen Sie sich durch die Hierarchie , bis Sie auf die dcfifo_component Instanz stoßen.
3. Reduzieren Sie den Wert der LPM_NUMWORDS- und LPM_WIDTHU Parameter. Der für LPM_NUMWORDS zugewiesene Wert muss der folgenden Gleichung entsprechen: 2^LPM_WIDTHU. Stellen Sie sicher, dass die FIFO-Tiefe passend ist, um die Datenrate Ihres Designs zu unterstützen.

Als Beispiel:

dcfifo_component.lpm_numword = 16

dcfifo_component.lpm_widthu = 4

4. Wiederholen Sie die Schritte 1 bis 3 für die fifo_wrapper_out Instanz.