Seit Version 2019.02.20. der Richtlinien für den Anschluss Intel® MAX® 10 FPGA-Stiftkontakte der Gerätereihe; die Beschreibungen für die DEV_CLRn Stiftkontakte und die DEV_OE Stiftkontakte wurden wie folgt geändert:
- DEV_CLRn – Intel empfiehlt, die DEV_CLRn-Pin an GND zu binden, wenn die Option Enable device-wide reset (DEV_CLRn) deaktiviert und nicht als I/O-Pin verwendet wird.
- DEV_OE – Intel empfiehlt, die DEV_OE-Pin an GND zu binden, wenn die Option Enable device-wide output enable (DEV_OE) deaktiviert und nicht als I/O-Pin verwendet wird.
Diese Änderungen wurden vorgenommen, um die Richtlinien für die Pin-Verbindung für die DEV_CLRn Pin und die DEV_OE Pin zu vereinfachen, um Verwechslungen zu vermeiden.
Sie können aber auch die DEV_CLRn-Pin und DEV_OE Pin an VCCIO binden oder diese Pins nicht angeschlossen lassen, solange die Option Geräteweiter Reset (DEV_CLRn) der Option Enable device-wide output enable (DEV_OE) deaktiviert ist und nicht als Benutzer-I/O-Pins verwendet wird. Wenn Sie die DEV_CLRn-Pin verlassen und die DEV_OE-Pin nicht angeschlossen sind, wird empfohlen, diese Pins auf den Eingabe-Tri-State mit schwachem Pull-up zu setzen.
Lesen Sie das Dokument, Intel® MAX® Richtlinien für die Pin-Verbindung mit 10 FPGA Gerätereihe.