Artikel-ID: 000074897 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 14.11.2014

Qsys-Generation wird für Deinterlacer II und Broadcast-Deinterlacer nicht unterstützt

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Die Deinterlacer II und Broadcast-Deinterlacer-IP-Kerne tun unterstützen die Qsys-Generierung und -Synthese nicht. Dieses Problem betrifft alle System, das den Deinterlacer II oder Broadcast-Deinterlacer-IP-Kern verwendet die in Qsys Version 14.0 Arria 10 generiert wird.

    Lösung

    Um dieses Problem zu beheben, führen Sie die folgenden Schritte durch:

    Generieren Sie die IP-Kerne isoliert mit einer früheren Version von Qsys.

    Fügen Sie dann die generierte HDL-Datei (in der Synthese) hinzu. Verzeichnis) zum Projekt 14.0 Arria 10 Quartus II.

    Entfernen Sie die zugehörige .qip-Datei aus dem Projekt.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Arria® 10 FPGAs und SoC FPGAs

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