Trotz LVDS SERDES Intel® FPGA IP Benutzerhandbuch, das im Abschnitt LVDS SERDES IP Core PLL-Einstellungen angegeben ist, Tabelle 10. Register PLL-Einstellungen:
" Mit dieser Option können Sie auf alle verfügbaren Takte aus der PLL zugreifen und erweiterte PLL-Funktionen wie Taktwechsel, Bandbreitenvoreinstellungen, dynamisches Phasen-Stepping und dynamische Neukonfiguration verwenden."
Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 19.4 wird jedoch möglicherweise die folgende Fehlermeldung angezeigt:
Fehler(18694): Der Referenztakt auf PLL"external_pll|external_pll|altera_iopll_i|c10gx_pll|iopll_inst", der eine Altera LVDS SERDES IP-Instanz speist, wird nicht von einem dedizierten Referenz-Taktstift von derselben Bank angetrieben. Verwenden Sie einen dedizierten Referenz-Taktstift, um zu gewährleisten, dass die LVDS SERDES IP max-Datenratenspezifikation erfüllt wird.
Dieses Problem wurde in Intel® Quartus® Prime Pro Edition SoftwareVersion 20.1 behoben.