Artikel-ID: 000074869 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 13.08.2012

Warum sehe ich neue Timing-Verletzungen bei Übertragungen zwischen 10G-PCS und dem Kern in der Quartus II Softwareversion 12.0?

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung In der Quartus® II SoftwareVersion 12.0 können timing-Analysen neue Pfade anzeigen, die zwischen 10G-PCS und Kern versagen. Diese Pfade haben möglicherweise keine Fehler für das gleiche Design angezeigt, das unter Verwendung früherer Versionen der Quartus II Software kompiliert wurde.
Lösung Diese Ausfälle können durch Cross-Clock-Domain-Übertragungen verursacht werden. Möglicherweise ist es nicht möglich, das Timing deterministisch zu schließen. Wenn diese Übertragungen erfolgreich durchgeführt werden müssen, fügen Sie daher Synchronisierungsregister oder FIFOs ein. Andernfalls können diese Pfade aus der Timing-Analyse in Ihrer Datei Synopsys Design Constraints (.sdc) durchtrennt werden, wenn die Taktfrequenzgruppen sich gegenseitig ausblenden oder sich gegenseitig ausschließen.

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เอฟพีจีเอ Stratix® V GX
เอฟพีจีเอ Stratix® V GT
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Arria® V SX SoC-FPGA
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