Artikel-ID: 000074864 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 11.09.2012

Warum zeigt Stratix-V-PLL-Simulation, dass Ausgabeuhren mit der in der Megafunktion definierten Frequenz laufen, unabhängig von der Referenztaktfrequenz der Eingabe?

Umgebung

    Intel® Quartus® II Anmeldungs-Edition
    PLL
    Simulation
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Aufgrund eines Problems in der Quartus® II Softwareversion 11.0 zeigt die Simulation von PLLs in Stratix® V Geräten immer die gleichen Ausgabe-Taktfrequenzen an, unabhängig von der Frequenz des Referenztakts.

Dieses Problem wurde ab der Quartus II Softwareversion 11.0 SP1 behoben, bei der die Simulation eine Warnung anzeigt, da das Referenz-Taktsignal den angegebenen Zeitraum nicht hat. Die Ausgangs-Taktfrequenz passt sich jedoch der Frequenz des Referenz-Taktsignals an.

Lösung

 

Zugehörige Produkte

Dieser Artikel bezieht sich auf 4 Produkte

เอฟพีจีเอ Stratix® V GX
เอฟพีจีเอ Stratix® V E
เอฟพีจีเอ Stratix® V GS
เอฟพีจีเอ Stratix® V GT

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