Artikel-ID: 000074818 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 06.01.2016

Kann ich eine VHDL-Simulation für mein Root Port Avalon-MM Design unter NCSim ausführen?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Wenn Sie versuchen, die automatisch generierte PCI® Express Hard IP Root Port VHDL Testbench mit NCSim zu kompilieren, werden möglicherweise Fehler wie die folgenden angezeigt:

    ncvhdl_p: *E,EXPTYP (./.. pcie_tb/simulation/pcie_tb.vhd,1459|10):

    ncelab: *F,EVNMRA: die spezifizierte Entität \'WORK. PCIE_TB\' hat keine Architektur

    Lösung

    Die VHDL-Simulation wird für Root-Port-Varianten unter NCSim nicht unterstützt.

    Es ist nicht geplant, dass dies in einer zukünftigen Quartus-Softwareversion® behoben wird.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 12 Produkte

    เอฟพีจีเอ Stratix® V GT
    เอฟพีจีเอ Stratix® V GS
    เอฟพีจีเอ Arria® V GZ
    Cyclone® V ST SoC-FPGA
    Arria® V ST SoC-FPGA
    เอฟพีจีเอ Arria® V GX
    เอฟพีจีเอ Arria® V GT
    Cyclone® V SX SoC-FPGA
    เอฟพีจีเอ Cyclone® V GT
    เอฟพีจีเอ Stratix® V GX
    Cyclone® V SE SoC-FPGA
    เอฟพีจีเอ Cyclone® V GX

    Benötigen Sie weitere Hilfe?

    Support kontaktieren

    Disclaimer/Rechtliche Hinweise

    1

    Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

    Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.