Bei der Implementierung der partiellen Neukonfiguration (PR) auf Intel® Arria® 10 AX016/AS016/AX032/AX032 Geräten kann sich die Größe der generierten Raw Binary File (rbf) sehr unterscheiden, wenn sie auf verschiedene LogicLock-Positionen im Chip Planner beschränkt ist, selbst bei der gleichen Größe des LogicLock-Bereichs. Beispielsweise kann das Zusammenbauen einer PR LogicLock-Region nach unten in Chip Planner dazu führen, dass die Größe der RBF-Datei 10-mal größer ist als wenn die Beschränkung auf die Spitze im Chip Planner besteht, was zu einer längeren PR-Konfigurationszeit führt.
Dies wird für Intel Arria 10 AX016/AS016/AX032/AS032 Geräte erwartet. Wenn sich die PR LogicLock-Region unten am Gerät befindet, enthält der generierte rbf alle Frames von oben bis zur PR-Region. Daher wird erwartet, dass eine viel größere rbf-Datei generiert wird.
Wenn Sie auf die PR-Konfigurationszeit reagieren, beschränken Sie LogicLock-Bereiche oben auf dem Gerät, um eine kleinere RBF-Datei zu erhalten.