Die vier dedizierten PCI-Express-nPERST*-® Pins auf Stratix® V-Geräten sollten bei der Implementierung der Hard IP (HIP) für PCI Express verwendet werden.
Pro PCIe HIP wird nur ein nPERST-Pin verwendet. Stratix V-Geräte haben immer alle vier Pins aufgelistet, selbst wenn das Zielgerät nur 1 oder 2 PCIe-HIPs hat. Diese Pins sind unten aufgeführt.
nPERSTL0 = Unten links, PCIe HIP &CvP
nPERSTL1 = Oben links, PCIe HIP (falls verfügbar)
nPERSTR0 = Unten rechts, PCIe HIP (wenn verfügbar)
nPERSTR1 = Oben rechts, PCIe HIP (wenn verfügbar)
Für maximale Kompatibilität empfehlen wir, dass unten links PCIe HP immer zuerst verwendet wird, da dies der einzige Ort ist, der CvP unterstützt (Konfiguration über Protokoll – über den PCIe-Link).
Beispiel: Wenn Sie den Standort unten links bei PCIe HIP verwenden, verbinden Sie einfach nPERST aus Ihrem PCIe-Steckplatz direkt mit nPERSTL0 auf dem Gerät, was dazu beiträgt, pcie_rstn auf der IP-Instanz zu signalisieren.
Die dedizierten nPERST-Pins können von 3,3 V angetrieben werden, unabhängig vom VCCIO-Spannungspegel der Bank ohne Level-Anschluss, solange das Eingangssignal die LVTTL-VIH/LVTTL-SPEZIFIKATION erfüllt und solange es die Überhübschungsspezifikationen für den 100%igen Betrieb gemäß der Definition im Kapitel "DC and Switching Characteristics for Stratix V Devices." des Stratix V Handbuchs erfüllt.