Wenn Sie den c_sd_n_0 Port an eine Logik "1" oder "0" in RTL binden, sehen Sie möglicherweise "null" Lesedaten von eSRAM Intel® Stratix® 10 FPGA IP.
Um dies zu umgehen, verbinden Sie Signale von der Benutzerlogik mit den c_sd_n_0 Ports.
Dieses Problem wird voraussichtlich in der zukünftigen Version der Intel® Quartus® Prime Pro Edition Software behoben.
1
Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.
Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.