Die Intel® Stratix® 10 FPGA IOPLL kann keine Sperre erhalten, wenn die Eingabe-Entsperrung durch einen Ausgabe-Takt von der Intel Stratix 10 FPGA E-Tile angetrieben wird.
Sie müssen die IOPLL-Benutzerrekalibrierung durchführen, nachdem die Ausgabe-Takte von der Intel Stratix 10 FPGA E-Tile stabil sind.
Wenn Sie den Intel Stratix 10 FPGA IOPLL im Reset halten, bis die Ausgabe-Takte aus dem Intel Stratix 10 FPGA E-Tile stabil sind, oder wenn die Ausgabe-Takte stabil sind, wird der Intel Stratix IOPLL-Entsperrungszustand nicht behoben.