Artikel-ID: 000074764 Inhaltstyp: Produktinformationen und Dokumente Letzte Überprüfung: 08.11.2019

Wie behebe ich das Problem, wenn ein Intel® Stratix® 10 FPGA IOPLL keine Sperre erhalten kann, wenn der Eingabe-Block von einem Ausgabe-Takt vom Intel Stratix 10 FPGA E-Tile angetrieben wird?

Umgebung

    Intel® Quartus® Prime Pro Edition
    IOPLL Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Die Intel® Stratix® 10 FPGA IOPLL kann keine Sperre erhalten, wenn die Eingabe-Entsperrung durch einen Ausgabe-Takt von der Intel Stratix 10 FPGA E-Tile angetrieben wird.

Lösung

Sie müssen die IOPLL-Benutzerrekalibrierung durchführen, nachdem die Ausgabe-Takte von der Intel Stratix 10 FPGA E-Tile stabil sind.

Wenn Sie den Intel Stratix 10 FPGA IOPLL im Reset halten, bis die Ausgabe-Takte aus dem Intel Stratix 10 FPGA E-Tile stabil sind, oder wenn die Ausgabe-Takte stabil sind, wird der Intel Stratix IOPLL-Entsperrungszustand nicht behoben.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 1 Produkte

Intel® Stratix® 10 FPGAs und SoC FPGAs

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