Kritisches Problem
Das Problem wird ausgelöst, wenn ein Benutzer versucht, eine IP zu konfigurieren, was dazu führt, dass verschiedene Port-Listen. In diesem Fall generiert Qsys Pro VHDL-Wrapper-Dateien unter dem das gleiche Verzeichnis für die Systemgeneration.
Wenn Sie beispielsweise zwei reset_bridge zu einem Qsys Pro-System von der IP hinzufügen
katalogisieren und konfigurieren sie eines für die Verwendung von Reset-Request-Signal und das andere ohne Verwendung
Reset Request Signal. Wenn Sie "Generate VHDL" (VHDL generieren) für die Synthese oder
Simulation. Sie können feststellen, dass zwei Dateien unter der Systemgeneration generiert werden
Verzeichnis. Wenn Sie versuchen, die Kompilierung zu kompilieren, erhalten Sie den folgenden Fehler: VHDL use
clause error at xxxxxx: VHDL design library does
not contain primary unit .
Generieren Sie Verilog anstelle von VHDL.