Beschreibung
Die Routing-Verzögerung von scanclk vom Logik-Array zur PLL kann größer sein als die Routing-Verzögerung von scandata vom Logik-Array zur PLL. Daher müssen Sie Ihr Design vor einer positiven Haltezeit schützen. Das Takten von Scandaten vom herabfallenden Rand von Scanclk schützt vor einer positiven Haltezeit, indem die Einrichtungszeit für den halben Zyklus und die hälfte Zyklus gehalten werden. Der Quartus® II Timing-Analyzer erkennt die Inversion auf Scanclk nicht, wenn er von altpll_reconfig gespeist wird.
Um zu verhindern, dass der Quartus II Timing-Analyzer Haltezeitverstöße mit der altpll_reconfig Megafunktion meldet, setzen Sie eine invertierte Takteinstellung auf dem Scan-Register, das von scanclk gespeist wird.
Weitere Informationen zum Vornehmen von Takteinstellungen finden Sie im Kapitel TimeQuest Timing Analyzer (PDF) oder im Kapitel Classic Timing Analyzer (PDF) in Band 3 des Quartus II Handbuchs.