Artikel-ID: 000074712 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 05.02.2015

Warum passt ein Design mit einem TX und RX Soft-CDR LVDS SERDES, das derselben Bank in einem Intel® Arria® 10 Gerät zugewiesen ist, nicht?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • LVDS SERDES Intel® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Fehlers in der Quartus® II Software schlägt ein Design mit LVDS SERDES IP-Kern im TX-Modus und RX Soft-CDR-Modus, der der gleichen I/O-Bank in einem Intel® Arria® 10 Gerät zugewiesen ist, auf der Zweiten Stufe fehl.  Dies liegt daran, dass die Phase-Locked-Loop (PLL)-Instanzen innerhalb der beiden IP-Kerne nicht korrekt von der Quartus® II Software unterstützt werden. Daher sind für die verschiedenen LVDS SERDES IP-Kerne unterschiedliche PLLs erforderlich. Jede I/O-Bank hat jedoch nur einen I/O-PLL.

    Dieses Problem betrifft nur die RX Soft-CDR-Konfiguration.  Rx Non-DPA- oder RX DPA-FIFO-Konfigurationen sind nicht betroffen.

    Beachten Sie, dass der Dreifach-Speed-Ethernet-IP-Kern LVDS SERDES IP verwendet, die im RX Soft-CDR-Modus konfiguriert ist.

    Lösung

    Laden Sie den folgenden Patch für version 14.0 Intel Arria 10 FPGA Edition der Quartus® II Software herunter:

    Dieses Problem wird ab Version 14.1 der Quartus® II Software behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 3 Produkte

    Intel® Arria® 10 GT SoC-FPGA
    เอฟพีจีเอ Intel® Arria® 10 GT
    เอฟพีจีเอ Intel® Arria® 10 GX

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