Beschreibung
Aufgrund eines Problems in der Quartus® II Softwareversion 13.1 und früher kann es sein, dass ein Adder in Registern implementiert ist, anstatt in einen DSP-Block absorbiert zu werden. Dies tritt auf, wenn das Tool eine Schleife erkennt, die den DSP-Block und den Adder durchläuft.
Lösung
Um dieses Problem zu umgehen, setzen Sie ein keep-Attribut auf die Signalschleife von der DSP-Ausgabe zur Eingabe. Dadurch wird verhindert, dass die Schleife erkannt wird.
Verilog HDL-Beispiel
wire feedback_wire /*synthesis keep*/
VHDL-Beispiel
signal feedback_wire : std_logic;
attribute keep: boolean;
attribute keep of feedback_wire: signal is true;