Beschreibung
Aufgrund eines Problems in der Quartus® II Softwareversion 11.0 und neuer können Sie diesen Fehler während der Synthese sehen, wenn Ihr Design ein Qsys-System mit einer On-Chip FIFO Speicherkomponente umfasst, die eine Avalon® Streaming-Schnittstelle verwendet.
Lösung
Um dieses Problem zu beheben, bearbeiten Sie die Verilog HDL-Datei für das von Qsys erstellte Top-Level-Design, das den On-Chip-FIFO-Speicher enthält. Entfernen oder kommentieren Sie die Verbindung für den avalonst_sink_empty Port. Entfernen oder kommentieren Sie beispielsweise die folgende Port-Verbindung auf der On-Chip FIFO Memory-Instanz:
.avalonst_sink_empty(...),Dieses Problem ist ab Version 12.0 der Quartus II Software behoben.