Die Phase-Locked-Schleife (PLL) in Stratix® V-, Arria® V- oder Cyclone® V-Geräten kann möglicherweise nicht neu konfiguriert werden, da das Wartesignal der PLL-Neukonfiguration des geistigen Eigentums (IP) bei "1" nicht vorhanden ist. Dies wird für bestimmte Kompilierungs-Seeds beobachtet und kann auftreten, wenn die Option "Physikalische Synthese" in den (erweiterten) Einstellungen der Intel® Quartus® Prime Software aktiviert ist.
Um dieses Problem zu beheben, deaktivieren Sie die folgenden Einstellungen in der Intel® Quartus® Prime Software:
Gehen Sie zu Zuweisungen -> -Einstellungen -> Compiler-Einstellungen -> /8888 (Erweiterte) Einstellungen:
Setzen Sie Enable Physical Synthesis for Combinational Logic for Area (Physikalische Synthese für Kombinationslogik für Bereich aktivieren) auf AUS.
Setzen Sie Enable Physical Synthesis for Combinational Logic für Performance auf OFF.
Dieses Problem wirkt sich bekanntlich nur auf die dynamische Neukonfigurationsinstanz aus. Daher kann die physikalische Syntheseeinstellung nur für die PLL-Neukonfigurations-IP-Variation deaktiviert werden, falls nötig.