Gibt es ein bekanntes Problem bei der Simulation der Cyclone® 10 FPGA LP PLL IP mit Verilog?

Aufgrund eines Problems in der Quartus® Prime Standard Edition-Software Version 17.0 wird das PLL-Simulationsmodell bei der Verilog-Simulation nicht für Cyclone® 10 FPGA LP-Geräte instanziiert. Dieses Problem tritt nicht auf, wenn die Cyclone® 10 FPGA LP PLL IP mit VHDL simuliert wird.

Um dieses Problem zu beheben, installieren Sie den folgenden Patch auf Quartus® Prime Standard Version 17.0 und befolgen Sie die Anweisungen, um zusätzliche Schritte in Ihr Simulationslaufskript einzufügen.

wenn! [Datei istVerzeichnis verilog_libs] {
Datei mkdir verilog_libs
}

vlib verilog_libs/altera_mf_ver
VMap altera_mf_ver ./verilog_libs/altera_mf_ver
vlog -vlog01compat -work altera_mf_ver {c:/intelfpga/17.0/quartus/eda/sim_lib/altera_mf.v}

quartus-17.0std-0.12std-windows.exe

quartus-17.0std-0.12std-linux.run

quartus-17.0std-0.12std-readme.txt

Dieses Problem wurde ab Version 18.0 der Quartus® Prime Standard Edition Software behoben.