Gibt es ein bekanntes Problem bei der Simulierung der Cyclone 10 LP PLL IP mit Verilog?

Aufgrund eines Problems in der Intel® Quartus® Prime Standard Edition Software Version 17.0 wird das PLL-Simulationsmodell bei Cyclone® 10 LP-Geräten bei der Durchführung von Simulationen mit Verilog nicht instanziiert. Dieses Problem gilt nicht bei der Simulierung der Cyclone 10 LP PLL IP mit VHDL.

Um dieses Problem zu beheben, installieren Sie den Patch unten neben Intel Quartus Prime Standard Version 17.0 und befolgen Sie die Anweisungen, um weitere Schritte in Ihrem Simulations-Ausführungsskript hinzuzufügen.

Wenn! [Datei isdirectory verilog_libs] {
Datei"-verilog_libs
}

vlib verilog_libs/altera_mf_ver
vmap altera_mf_ver ./verilog_libs/altera_mf_ver
vlog -vlog01compat -work altera_mf_ver {c:/intelfpga/17.0/quartus/eda/sim_lib/altera_mf.v}

Quartus-17.0std-0.12std-windows.exe

Quartus-17.0std-0.12std-linux.run

Quartus-17.0std-0.12std-readme.txt

Dieses Problem wurde ab der Intel Quartus Prime Standard Edition Softwareversion 18.0 behoben.