Beschränken Sie im create_generated_clock Synopsys Design Constraint-Format (SDC) einen geteilten Abwärts-Takt, der mithilfe -edges der Option vom herabfallenden Rand des Quelltakts generiert wird. Wenn Ihr Design beispielsweise ein Register clkdiv enthält, das seine Eingangsfrequenz durch zwei teilt, basierend auf dem herabfallenden Rand des Quelltakts, verwenden Sie den folgenden Befehl:
create_generated_clock -name clkdiv -source [get_pins {clkdiv|clk}] \
-edges {2 4 6} [get_pins {clkdiv|q}] .
Dieser Befehl generiert eine Taktfrequenz mit Edges (Kanten) am zweiten, vierten und zweiten Rand des Quellen-Takts, die der ersten herabfallenden Edge bzw. der zweiten fallenden Und dritten fallenden Edge entsprechen.
Beachten Sie, dass die -invert Option des create_generated_clock Befehls die generierte Taktwellenform invertiert, nicht die Quell-Taktfrequenz. Die -invert Option beeinflusst nicht, ob die generierte Wellenform relativ zur ansteigenden Kante oder zum herabfallenden Rand des Quellentakts ist.