Aufgrund eines Problems im Intel® Stratix® 10-Gerätesimulationsmodell in der Intel® Quartus® Prime Pro Edition Softwareversion 19.1 und früher können bei der Simulation auf Gate-Ebene mit der VHDL-Netzliste (*.vho) unbekannte (x) MLAB-RAM-Ausgabewerte angezeigt werden.
Um dieses Problem zu umgehen, verwenden Sie die Verilog-Netzliste (*.vo) für MLAB-RAM in der Simulation auf Gate-Ebene.
Dieses Problem wurde ab der Intel® Quartus® Prime Pro/Standard Edition Software Version 19.3 behoben.