Artikel-ID: 000074624 Inhaltstyp: Produktinformationen und Dokumente Letzte Überprüfung: 05.12.2017

So implementieren Sie die MIPI D-PHY-Lösung sowohl im High Speed (HS) als auch im Low Speed Low Power (LP) TX-Modus auf einer einzigen Lane?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • ASMI Parallel II Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Für die MIPI D-PHY-Implementierung müssen Sie einen differenzierten I/O-Standard für High Speed (HS) TX Pin und single-ended I/O-Standard für Low Power (LP) TX Pin zuweisen. High Speed (HS) Pin muss tri angegeben werden, wenn Low Power (LP) TX Pin Daten überträgt.

    Aufgrund der differenzierten I/O-Angabe der High Speed (HS) TX-Pins können Sie jedoch 2 single-ended I/O-Standards im High Speed (HS) TX-Modus anwenden.

    Sie können beispielsweise 2 single-ended HSTL 1,8 V anstelle von differential HSTL 1,8 V für High Speed (HS) TX Pin verwenden.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Cyclone® IV FPGAs

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