Kritisches Problem
Die DQS- und DQSn-Signale generieren nach einem Schreiben einen zusätzlichen Puls für Designs, die den halbraten DDR- oder DDR2-SDRAM mit HPC-Architektur verwenden.
Weil der Controller die DM-Pins nach dem Schreiben hoch geltend macht Burst, der zusätzliche Puls führt nicht dazu, dass falsche Daten geschrieben werden in den Speicher.
Dieses Problem betrifft alle Designs, die DDR oder DDR2 mit halber Geschwindigkeit verwenden SDRAM mit HPC-Architektur und Ziel Arria II GX, Stratix III, oder Stratix IV-Geräte.
Wenn Ihr Mainboard keine DM-Pins verwendet, können falsche Daten sein in den Speicher geschrieben.
Verwenden Sie stattdessen die HPC-II-Architektur.
Dieses Problem wird in einer zukünftigen Version der DDR behoben und DDR2 SDRAM Controller mit ALTMEMPHY IP.