Artikel-ID: 000074590 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 30.12.2014

Warum sehe ich eine Verletzung der DQS Write Preamble (tWPRE) in der Hardware, wenn ich den DDR3- oder DDR2 SDRAM-Hard-Memory-Controller mit UniPHY verwende?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • Externe Speicherschnittstellen Debug-Komponente Intel® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Quartus® II-Software kann bei Verwendung des Hard-Memory-Controllers mit UniPHY eine tWPRE-Timing-Verletzung beobachtet werden, wenn die Signale mit einem Oszilloskop geprüft werden. Dieses Problem tritt auf, weil die parallele Terminierungsschaltung (Lese-OCT) nicht früh genug in den Serienterminierungsmodus wechselt, um eine Unterdrückung der DQS-Schreibpräambel zu verhindern.

    Lösung

    Dieses Problem hat keine Auswirkungen auf den Hardwarebetrieb. Bitte wenden Sie sich an den Intel® IPS Support, um weitere Informationen zu erhalten.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 9 Produkte

    Arria® V ST SoC-FPGA
    Arria® V SX SoC-FPGA
    เอฟพีจีเอ Arria® V GZ
    เอฟพีจีเอ Cyclone® V GX
    Cyclone® V ST SoC-FPGA
    Cyclone® V SX SoC-FPGA
    Cyclone® V SE SoC-FPGA
    เอฟพีจีเอ Arria® V GX
    เอฟพีจีเอ Arria® V GT

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