Kritisches Problem
Beschreibung
Das Altera® Condstack Bus Functional Model (BFM) und Tri-State Cond gleichzeitiges BFM generiert kein VHDL-Simulationsmodell, wenn das gemischte Simulationssprache-Option ausgewählt. Simulationen versagen beim Ausarbeitungsphase mit der folgenden Fehlermeldung:
Error: (vsim-3059) Cannot connect a VHDL array signal
to Verilog scalar port 'sig_fixedclk_locked'.
Lösung
Deaktivieren Sie nach Möglichkeit die gemischte Simulationssprache Option. Alternativ können Sie die generierte BFM-Signaldeklaration bearbeiten. um einen Bussignaltyp zu verwenden.