Sie werden beobachten, dass die erhaltene tx_coreclock die Hälfte der erwarteten tx_coreclock-Frequenz für ungerade Serialisierungsfaktoren ist.
Die Arbeit um RTL wird behoben, indem eine weitere PLL-Ausgabe (clk2) für tx_coreclock generiert wird.
1. Bearbeiten Sie die folgenden Dateien nach der Generation von Altera®Soft LVDS IP
- _sim/.v
- /_002.v
2. Bearbeiten Sie die PLL durch Hinzufügen von clk2-Parametern und befolgen Sie Änderungen für die oben genannten Dateien in den jeweiligen Modulen
- Modul _002 (/_002.v)
- Modul (_sim/.v)
Schritt 1: - Fügen Sie clk2 im Abschnitt "defparam" hinzu
lvds_tx_pll.clk2_divide_by = clk1_divide_by Wert
lvds_tx_pll.clk2_multiply_by = 2* clk1_multiply_by Wert
lvds_tx_pll.clk2_phase_shift = clk1_phase_shift Wert
Schritt 2:- Kommentieren Sie die tx_coreclock zuweisung und fügen Sie den generierten Takt (clk2) von PLL zu tx_coreclock wie gezeigt hinzu.
tx_coreclock = slow_clock,
tx_coreclock = wire_lvds_tx_pll_clk[2],
Dieses Work-around wurde ab Intel Quartus® Prime Standard Edition Softwareversion 16.0 implementiert.