SerialLite III Streaming IP Core fehlt eine Verilog-Designdatei, wenn TCL-Skript zur Ausführung der Simulation verwendet wird

Wenn der Quartus II MegaWistelliger Plug-in-Manager den SerialLite III Streaming IP-Kern, vier Simulationsverzeichnisse sind erstellt in _src_sim (für asupportc, mentor, synopsys, und Cadence-Simulationstools). Diese Verzeichnisse enthalten die Simulation Dateien, damit Sie die Simulationssoftware ausführen können. Die control_word_decoder.v-Datei fehlt im Simulationsverzeichnis und daher die Simulation Software meldet einen Fehler, wenn Sie versuchen, mithilfe der TCL-Skript. Dieses fehlende Dateiproblem beeinflusst die Simulation nicht Skripts im Verzeichnis example_testbench.

Dieses Problem betrifft den SerialLite III Streaming IP-Kern in Quartus II Software 13.0 Release.

Wenn Sie das TCL-Skript oder Shell-Skript im _src_sim verzeichnis verwenden, Sie müssen die control_word_decoder.v-Datei manuell hinzufügen in das Skript, das Sie verwenden möchten. Zum Beispiel, wenn A abt. Simulationssoftware, fügen Sie die Zeile unten in die Dateiliste vor Sie kompilieren die rivierapro_setup.tcl script.vlog "./.. /.. /_src_example/seriallite_iii/example_testbench/control_word_decoder.v" -work _src

Dieses Problem wurde in Version 13.1 der SerialLite III behoben Streaming-IP-Kern.