Intel hat bei der dynamischen Multi-PLL-Neukonfigurationsfunktion ein Problem bei der Funktionellen Simulation und Hardware für Stratix® IV-Geräte identifiziert. Mit dieser Multi-PLL-Funktion können Sie einen Transceiver-Kanal neu konfigurieren, um zusätzliche Sender-PLLs außerhalb des Transceiver-Blocks zu hören.
Wenn Sie diese Funktion in der funktionellen Simulation verwenden, können Sie feststellen, dass, wenn Sie von einer Sender-PLL innerhalb des Transceiver-Blocks auf einen Sender PLL (CMU/ATX) außerhalb des Transceiver-Blocks wechseln, die tx_clkout Frequenz nicht korrekt ist. In der Hardware führt die Quartus® II Software die Sender-PLLs nicht wie erwartet zwischen mehreren Instanzen zusammen.
Dieses Problem wird mit dem folgenden Beispiel weiter erläutert: Betrachten Sie ein Design mit den folgenden Anforderungen
- Ein Kanal (A in der Abbildung), der mit einer OTU1-Datenrate (2,666 Gbit/s) läuft
- Ein Kanal (B in der Abbildung), der zwischen OTU1, Fibre-Channel-4G (4,25G) und SONET OC48 (2,488 Gbit/s) wechseln kann
- Angenommen, die beiden oben genannten Kanäle müssen in zwei verschiedene Transceiver-Blocks platziert werden.
Um dieses Design zu implementieren, müssen Sie zwei ALTGX-Instanzen wie unten gezeigt instanziieren und die Multi-PLL-Neukonfigurationsfunktion verwenden (Option – "Zusätzliche CMU/ATX PLL verwenden..." im Bildschirm mit den Neukonfigurationseinstellungen des ALTGX Megawikodierungsbildschirms™)
- ALTGX Instanz 1: hat Kanal A, Haupt-PLL als PLL2 und läuft bei 2666 Mbit/s.
- ALTGX-Instanz 2: hat Kanal B, Haupt-PLL als PLL0 (0 ist der logische Referenzindex der PLL), der bei 4250 Mbit/s läuft, zusätzliche PLLs als PLL1 mit 2488,32 Mbit/s und PLL2 mit 2666 Mbit/s
Behalten Sie in beiden ALTGX-Instanzen die gleiche Anzahl von Eingabe-Referenztakten. Dies ist erforderlich, um PLL2 zwischen den beiden Instanzen zu teilen, wie in Schritt 3 unten beschrieben.
Für diese Designkonfiguration sind nur drei PLLs erforderlich, um dies zu erreichen, wie in Abbildung 1 gezeigt:
Abbildung 1.Multi-PLL-Neukonfiguration– Beispiel-Designszenario
Problem bei funktioneller Simulation:
In der Funktionssimulation beim Wechsel von PLL0 zu PLL2 unter Verwendung des Modus "Channel refiguration with TX PLL select" (Kanal-Neukonfiguration mit TX PLL select) stellen Sie fest, dass die tx_clkout-Frequenz nicht korrekt ist. Im Folgenden finden Sie Problemumgehungen
Wenn CMU PLL der "externe Transceiver-Block PLL" ist:
- Durchführung einer TX PLL-Neukonfiguration auf dem "externen Transceiver-Block PLL" (PLL2) und THEN
- Führen Sie "Channel and TX PLL select" (Kanal- und TX-PLL-Auswahl) auf dem gewünschten Kanal (Kanal B) durch, um auf diesen "externen Transceiver-Block PLL" zu wechseln.
Wenn ATX PLL der "externe Transceiver-Block PLL" ist:
- Die Neukonfiguration wird für ATX PLL nicht unterstützt.
- Machen Sie daher ATX PLL (PLL2) als Ihre Haupt-PLL (Standard-PLL, auf die der Kanal hört) und dann
- Wechseln Sie zur CMU PLL (PLL0) innerhalb des Transceiver-Blocks und zurück.
Hardwareproblem
Die QII-Software führt die PLL2 nicht zwischen den beiden Instanzen zusammen, was falsch ist.
Führen Sie die folgenden Schritte durch, um das PLL2 der beiden ALTGX-Instanzen zu einem physischen Sender-PLL-Standort zusammenzufassen
1) Erstellen Sie eine Einstellung der GXB TX PLL Neukonfigurationsgruppe im Zuweisungseditor und weisen Sie den gleichen Wert (z. B. 0 oder 1, 2 usw.) für die tx_dataout beider Instanzen zu.
2) Manuelle Zuweisung des Standorts des TX PLL, der Taktfrequenzen für Kanäle außerhalb seines Transceiver-Blocks bereitstellt. In diesem Beispiel ist es PLL2. Die Schritte unten zeigen die manuelle Ortungszuweisungsmethode.
- Wählen Sie im Kompilierungsbericht die GXB Transmitter PLL aus dem Ressourcenabschnitt der Option "Kompilierungsbericht". Sie können die Sender PLL Knoteninformationen für alle im Design verwendeten PLLs sehen.
- Für PLL2 können Sie zwei Standortzuweisungen für den gleichen Knoten sehen (Beispiel: tx_pll_edge0)
- Verwenden Sie eine der beiden Stellen für tx_pll_edge0 und weisen Sie sie wie in Abbildung 2 gezeigt im Zuweisungseditor manuell zu.
Abbildung 2.Manuelle Zuweisung des Senders PLL
Informationen zum physischen Standort der PLL, die mit der x-, y-Coordinate verbunden ist, finden Sie unter AN578: Manuelle Platzierung von CMU-PLLs und ATX-PLLs in Stratix IV GX- und GT-Geräte
3) Machen Sie die Parameter "txplledge.<>" in den ALTGX-Instanzen identisch, indem Sie die Wrapper-Datei ändern.
Für dieses Beispielszenario zeigt die Instanz-2-Wrapper-Datei die folgenden Parameter an
tx_pll_edge0.0_input_period = 9412,
tx_pll_edge0.tx_pll_edge0 1_input_period = 6430,
tx_pll_edge0.tx_pll_edge0 2_input_period = 6002,
Die Instanz-1-Wrapper-Datei zeigt die folgenden Parameter an
tx_pll_edge0.tx_pll_edge0 0_input_period = 0,
tx_pll_edge0.1_input_period = 0,
tx_pll_edge0.tx_pll_edge0 2_input_period = 6002,
Die QII-Software kann PLL2 beider Instanzen nicht zusammenführen, wenn eine Diskrepanz zwischen dem Eingabereferenz-Taktparameter (...).
Geben Sie daher die tx_pll_edge<>. Parameter von instance2 an, die die maximale Anzahl von PLLs aufweist und sie zum Beispiel in den Wrapper einschließen1. Folgendes ist die in instance1 erforderliche Änderung
tx_pll_edge0.0_input_period = 9412,
tx_pll_edge0.tx_pll_edge0 1_input_period = 6430,
tx_pll_edge0.tx_pll_edge0 2_input_period = 6002,
3) Kompilieren Sie das Design und beobachten Sie die GXB Transmitter PLL aus dem Ressourcenabschnitt der Option", die im Kompilierungsbericht verfügbar ist
Sie können jetzt sehen, dass die Transmitter-PLLs der beiden Instanzen an einem einzigen physischen Standort zusammengeführt wurden (Beispiel: HSSIPLL_X119_Y10_N135)