Altera® FPGAs, die bei der Chip-Beendigung (OCT) kalibriert unterstützen, verfügen über Rup- und Rdn-Pins, die an externe Präzisions-Widerstande für die kalibrierte OCT-Schaltung angeschlossen sind. Wenn kalibriertes OCT nicht verwendet wird, sind die Rup- und Rdn-Pins als Benutzer-I/O verfügbar. Wenn sie nicht im Design verwendet werden, können die Rup-Pins entweder mit dem VCCIO der Bank, in der sie ihren Wohnsitz haben, oder mit GND verbunden werden. Nicht verwendete Rdn-Pins sollten an GND gebunden sein.
Die Belegungsdatei für die Quartus® II Design-Software empfiehlt, nicht verwendete Rup-Pins mit GND zu verbinden. Einige Richtlinien für die Geräte-Pin-Verbindung empfehlen, nicht verwendete Rup-Pins mit dem VCCIO der Bank, in der sie sich befinden, anzuschließen. Je nachdem, was für Ihr PCB-Design bequemer ist, können Sie nicht verwendete Rup-Stifte entweder an den VCCIO der Bank anschließen, in der sich die Rup-Stifte befinden, oder an GND.
Die Richtlinien für die Pin-Verbindung für die verschiedenen Gerätefamilien werden aktualisiert, um sowohl VCCIO- als auch GND-Verbindungen als Optionen für nicht verwendete Rup-Pins aufzunehmen.