Das HDL wird immer zum Zweck der Synthese als Verilog generiert. Für die Simulation generieren wir ein Simgen-Modell von _phy.vho für VHDL-Benutzer.
Ab Version 7.2 der Quartus II Software bietet die Registerkarte Simulation im IP Megawiqad keine Option für die Sprache bei der Erzeugung eines Simulationsmodells. Das Simulationsmodell wird in der gleichen Sprache wie die Datei der obersten Ebene generiert.
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