Postamble Kalibrierungsschema in Sequencer verletzt Timing

Für DDR-Speicherschnittstellen mit niedriger Frequenz ist der Postambel Kalibrierungsschema im Sequencer verletzt den Aktualisierungsspeicher Timing-Parameter, unter Verletzung der JEDEC-Spezifikationen.

Dieses Problem betrifft alle Designs mit DDR SDRAM-Controller unter Verwendung die folgenden Frequenzen und Geräte:

• Frequenz zwischen 110 und 120 MHz für Arria II GX-Geräte.
• Frequenz zwischen 100 und 110 MHz für Stratix II Geräte.
• Frequenz unter 133 MHz für Stratix III und Stratix IV Geräte.

Ihr Design kann nicht simuliert werden.

Reduzieren Sie die anfängliche postamble Latenz, indem Sie Folgendes ausführen Schritte:

1. Öffnen Sie die Datei <>_phy_alt_mem_phy.v .
2. Suchen Sie nach dem POSTAMBLE_INITIAL_LAT Parameter.
3. Ziehen Sie einige Zyklen vom aktuellen Wert ab.

Dieses Problem wird in einer zukünftigen Version des DDR SDRAM behoben Controller mit ALTMEMPHY IP.