Artikel-ID: 000074452 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 11.09.2012

Warum erhalte ich während der Kompilierung in der Quartus II Software den Fehler:"Can't place fast or enhanced PLL pll#:inst# in selected device constraints" (PlL pll#:inst# in ausgewähltem Gerät aufgrund von Geräteeinschränkungen) während ...

Umgebung

  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung Der Fehler kann auftreten, wenn Sie gemischte I/O-Standards für die Eingabe- und Ausgabe-Takte der PLL haben. Dieser Fehler wird beispielsweise während der Kompilierung angezeigt, wenn Sie der PLL eine Differential-IO-Standardzuweisung auf dem Eingabe-Takt zuweisen, während dem Ausgabe-Takt ein ein-ender I/O-Standard zugewiesen wird.

    Um ein akzeptables Geräuschpegel für das VCCIO-Angebot beizubehalten, erzwingt die Quartus® II Software Einschränkungen bei der Platzierung von Single-Ended-I/O-Pads in Bezug auf Differentialpads. Befolgen Sie die folgenden Richtlinien für das Platzieren von Single-Ended-Pads in Bezug auf Differentialpads in Stratix®/Stratix GX und Cyclone® Geräten.

    1. Single-Ended-Eingänge können nur vier oder mehr Pads von einer Differentialplatte entfernt platziert werden.
    2. Single-Ended-Ausgänge und bidirektionale Pads dürfen nur fünf oder mehr Pads von einem Differentialpad entfernt platziert werden.

    Die Quartus II Software generiert die Fehlermeldung für auf illegale Weise platzierte Pads.

    Hinweis: Altera® könnte diese Einschränkung in Zukunft – in Erwartung der Halbleitercharakterisierung – lockern. Bitte wenden Sie sich für weitere Informationen an Altera Anwendungen.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 3 Produkte

    Stratix® GX FPGA
    Cyclone® FPGAs
    Stratix® FPGAs

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