Artikel-ID: 000074445 Inhaltstyp: Fehlermeldungen Letzte Überprüfung: 07.06.2019

Fehler (15065): Takteingangs-Port[0] von PLL <pll instance="" name=""> muss von einem nicht invertierten Eingabestift oder einem anderen PLL angetrieben werden, optional über einen Taktsteuerungsblock</pll>

Umgebung

    Intel® Quartus® Prime Lite Edition
    Intel® Quartus® Prime Standard Edition
    Interner Oszillator Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Dieser Fehler kann in Intel® Quartus® Prime Standard Edition Software angezeigt werden, wenn die Referenz-Takt-Eingabe einer Phasenregelschleife (PLL) mit der Ausgabe der internen Ip-Adresse in Intel MAX® 10 Geräten verbunden ist.

Lösung

Um diesen Fehler zu vermeiden, sollten Sie die Referenz-Takt-Eingabe einer Phasenregelschleife (PLL) nicht mit der Ausgabe der Internen Sperr-IP füttern.

Zugehörige Produkte

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Intel® MAX® 10 FPGAs

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