Artikel-ID: 000074445 Inhaltstyp: Fehlermeldungen Letzte Überprüfung: 07.06.2019

Fehler (15065): Takteingangs-Port[0] von PLL <pll instance="" name=""> muss von einem nicht invertierten Eingabestift oder einem anderen PLL angetrieben werden, optional über einen Taktsteuerungsblock</pll>

Umgebung

  • Intel® Quartus® Prime Lite Edition
  • Intel® Quartus® Prime Standard Edition
  • Interner Oszillator Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Dieser Fehler kann in Intel® Quartus® Prime Standard Edition Software angezeigt werden, wenn die Referenz-Takt-Eingabe einer Phasenregelschleife (PLL) mit der Ausgabe der internen Ip-Adresse in Intel MAX® 10 Geräten verbunden ist.

    Lösung

    Um diesen Fehler zu vermeiden, sollten Sie die Referenz-Takt-Eingabe einer Phasenregelschleife (PLL) nicht mit der Ausgabe der Internen Sperr-IP füttern.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® MAX® 10 FPGAs

    Benötigen Sie weitere Hilfe?

    Support kontaktieren

    Disclaimer/Rechtliche Hinweise

    1

    Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

    Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.