Artikel-ID: 000074415 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 01.12.2017

Wird der CPA-Block (Clock Phase Alignment) des Altera LVDS IP für alle SERDES-Faktoren in Stratix 10 Geräten unterstützt?

Umgebung

    Intel® Quartus® Prime Pro Edition
    LVDS SERDES Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Der CPA-Block (Clock Phase Alignment) der Altera® LVDS IP in Intel® Stratix® 10 Geräten wird unter folgenden Bedingungen für alle SERDES-Faktoren ab Quartus® Prime Pro Version 17.1 unterstützt:

  • Die Option Externe PLL verwenden ist deaktiviert.
  • Der funktionelle IP-Kernmodus ist TX, RX Non-DPA oder RX DPA-FIFO.
  • Die tx_outclock Phasenwechsel beträgt ein Vielfaches von 180°

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Intel® Stratix® 10 FPGAs und SoC FPGAs

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