Dieser Fehler kann auftreten, wenn Ihr Design zusätzliche generierte/endgenerierte Anweisungen für verschachtelte Schleifen verwendet. Ältere Versionen der Quartus® II Software akzeptierten fälschlicherweise verschachtelte generierte/endgenerierte Anweisungen in Verilog HDL-Designdateien. Die Quartus II Software, die mit Version 6.0 beginnt, markiert verschachtelte generierte/endgenerierte Anweisungen korrekt als einen Fehler.
Wenn Sie Schleifen in einer Schleife haben, benötigen Sie nur ein generiertes/endgeneratives Paar, wie im folgenden Beispiel gezeigt, das die Bits in einem Bus zurückgibt.
genvar i,j;
generate
for( i=0; i<8; i=i 1 )
begin : outer
for (j=0; j<8; j=j 1 )
begin : inner
assign data_out[i][j] = data_in[7-i][7-j];
end
end
endgenerate