Artikel-ID: 000074387 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 20.08.2013

Dieser Fehler kann bei Stratix® V und Arria® V GZ Transceiver-Geräten auftreten, wenn Sie den outclk_0 Port Ihres Transceivers PLL nicht mit dem ext_pll_clk Eingangsport der nativen Transceiver-PHY verbunden haben, wenn Sie sich im externen...

Umgebung

    Intel® Quartus® II Anmeldungs-Edition
    PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Der folgende Fehler kann bei Stratix® V und Arria® V GZ Transceiver-Geräten auftreten, wenn Sie den outclk_0 Port Ihrer Transceiver PLL nicht mit dem ext_pll_clk Eingangsport der nativen Transceiver-PHY verbunden haben, wenn sie sich im externen PLL-Modus befinden.

 

Fehler: Clock Divider Node 'inst|altera_xcvr_native_sv:txcvr_top_inst|sv_xcvr_native:gen_native_inst.xcvr_native_insts[0].gen_bonded_group_native.xcvr_native_inst|sv_pma:inst_sv_pma|sv_tx_pma:tx_pma.sv_tx_pma_inst|sv_tx_pma_ch:tx_pma_insts[0].sv_tx_pma_ch_inst|tx_pma_ch.tx_cgb" ist nicht korrekt am "CLKCDRLOC"-Port angeschlossen.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 4 Produkte

เอฟพีจีเอ Stratix® V GT
เอฟพีจีเอ Stratix® V GX
เอฟพีจีเอ Arria® V GZ
เอฟพีจีเอ Stratix® V GS

1

Benötigen Sie weitere Hilfe?

Support kontaktieren

Disclaimer/Rechtliche Hinweise

1

Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte es Widersprüche zwischen der englischsprachigen Version dieser Seite und der Übersetzung geben, gilt die englische Version. Englische Version dieser Seite anzeigen.