Beschreibung
Bei der Simulierung des eSRAM-Intel® Stratix® 10 FPGA IP sieht man möglicherweise eine falsche Leselatenz, da die IP einen Gate-Modell-CPA-Block für die Simulation instanziiert, der eine Halteverletzung an der PHY-Schnittstelle verursachen kann.
Lösung
Gehen Sie wie folgt vor, um dies in der Simulation zu umgehen.
1. Öffnen Sie IP_generated_dir/esram_<>/sim/<>_esram_191_<>.sv
2. Suchen Sie defparam fourteennm_cpa_component.pa_sim_mode = "long";
3. Ändern Sie zu defparam fourteennm_cpa_component.pa_sim_mode = "kurz";
Dieses Problem wird ab der Intel® Quartus® Prime Pro Edition SoftwareVersion 20.1 behoben.