Das IOPLL Intel FPGA IP-Core-Benutzerhandbuch enthält keine Informationen zum Verhalten des gesperrten Ausgabeports.
Der gesperrte Ausgabeport verhält sich während der drei Phasen des Blockierens der PLL in den Eingangs-Takt wie folgt:
Stufe 1: Wenn die PLL im aktiven Reset gehalten wird (Reset = HIGH), ist das Sperrsignal NIEDRIG.
Stufe 2: Wenn die PLL nicht mehr aktiv zurückgesetzt wird (Reset = LOW), aber der Eingangs-Takt nicht stabil ist, ist das Sperrsignal NIEDRIG, solange die PLL nicht am Referenz-Takt gesperrt ist.
Stufe 3: Wenn die PLL nicht mehr aktiv zurückgesetzt wird (Reset = LOW) und der Eingangstakt stabil ist, wird das vom IP-Kern freigelegte Sperrsignal durch einen digitalen Filter geleitet. Der Filter geltend macht das externe Lock-Signal nur geltend, wenn das eingehende Lock-Signal für 25 Takte bestätigt wurde.
Wenn die PLL danach die Sperre nicht verliert, sollte das externe Sperressignal nicht umschalten, wenn die PLL versucht, die Sperre zu erwerben. Das externe Sperressignal wird aufgehoben, wenn das eingehende Lock-Signal LOW (Lock-Verlust) für 2 Taktzyklen ist.
Die Dokumentation wird in einer zukünftigen Version aktualisiert.