Artikel-ID: 000074347 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 03.12.2020

Gibt es ein bekanntes Problem mit der DATA[0] Verbindung, die in den Blockdiagrammen für passive serielle Konfiguration im Intel® Cyclone® 10 LP Core Fabric und dem Allzweck-I/Os-Handbuch angezeigt wird?

Umgebung

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Ja, in Intel® Cyclone® 10 LP Core Fabric und General Purpose I/Os Handbuchversion 2020.05.21 und früher gibt es ein Problem mit der DATA[0] Verbindung im Blockdiagramm, das in Kapitel 6.1.2, Abbildungen 88, 89 und 90 verfügbar ist. Diese Diagramme zeigen fälschlicherweise eine direkte Verbindung für DATA[0] zwischen dem Intel® Cyclone® 10 LP FPGA und dem Speichergerät.

 

 

 

Lösung

Der DATA[0] Pin sollte wie unten gezeigt eine Verbindung zum externen Host, wie z. B. einem CPLD oder Mikroprozessor, herstellen.

Dies wird voraussichtlich in der zukünftigen Veröffentlichung des Intel® Cyclone® 10 LP Core Fabric und des Handbuchs für Allzweck-I/Os behoben.

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Intel® Cyclone® 10 Düşük Güç FPGA

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