Artikel-ID: 000074340 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 17.10.2011

Ein gesperrtes CDR-Signal ist möglicherweise nicht stabil, wenn der serielle Loopback-Modus verwendet wird, wenn eine benutzerdefinierte PHY-IP für Stratix V simuliert wird

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • Simulation
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Wenn Sie eine benutzerdefinierte PHY-IP simulieren, ein CDR locked Signal ist möglicherweise nicht stabil, wenn sie den seriellen Loopback-Modus verwenden.

    Lösung

    Deaktivieren Sie den seriellen Loopback-Modus und verwenden Sie einen externen seriellen Loopback im Testbench.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Stratix® V FPGAs

    Benötigen Sie weitere Hilfe?

    Support kontaktieren

    Disclaimer/Rechtliche Hinweise

    1

    Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

    Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.