Aufgrund eines Problems in den automatisch generierten Synopsys-Designeinschränkungen für die Arria® V/Cyclone® V Hard Processor System IP kann diese Warnung zur Kompilierung oder Timing-Analyse angezeigt werden.
Das Problem wird durch eine falsche Zuweisungsreihenfolge innerhalb der hps_sdram_p0.sdc-Datei verursacht.
Um dieses Problem zu beheben, können Sie die folgenden Zeilen in der hps_sdram_p0.sdc-Datei ändern.
Von:
# Dies ist die CK-Taktfrequenz
foreach { ck_pin } {
set_clock_uncertainty [get_clocks ] (WL_JITTER)
create_generated_clock -multiply_by 1 -source -master_clock "" -name
}
# Dies ist die CK#Clock
foreach { ckn_pin } {
set_clock_uncertainty [get_clocks ] (WL_JITTER)
create_generated_clock -multiply_by 1 -invert -source -master_clock "" -name
}
An:
# Dies ist die CK-Taktfrequenz
foreach { ck_pin } {
create_generated_clock -multiply_by 1 -source -master_clock "" -name
set_clock_uncertainty [get_clocks ] (WL_JITTER)
}
# Dies ist die CK#Clock
foreach { ckn_pin } {
create_generated_clock -multiply_by 1 -invert -source -master_clock "" -name
set_clock_uncertainty [get_clocks ] (WL_JITTER)
}
Dieses Problem soll in einer zukünftigen Version der Quartus® II Software behoben werden.