Artikel-ID: 000074317 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 04.10.2019

Ist es möglich, die SEU-Fehler-FIFO-Tiefe zu erhöhen, wenn die Advanced SEU Detection Intel® FPGA IP für Intel® Stratix® 10 FPGA im Off-Chip Lookup Sensitivity Processing-Modus implementiert wird?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Erweiterte SEU-Erkennung Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Ja, bei der Instanziierung der advanced SEU Detection Intel® FPGA IP für Intel® Stratix® 10 FPGA können Sie den FIFO-Tiefenparameter Single Event Upset (SEU) error verwenden, um die Größe des internen FIFO zu ändern.

    Lösung

    Der Wert für diesen Parameter tritt in den beiden Implementierungsmodi in Kraft, die von der IP unterstützt werden: On-Chip Lookup Sensitivity Processing und Off-Chip Lookup Sensitivity Processing. Informationen dazu wurden im Intel® Stratix® 10 SEU Mitigation User Guide ab Version 19.3 hinzugefügt.

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    Intel® Stratix® 10 FPGAs und SoC FPGAs

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