Artikel-ID: 000074262 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 17.12.2021

Dieser Fehler wird auf Stratix® V- und Arria® V-Geräten angezeigt, wenn ein falsch konfigurierter fPLL-Ausgabe-Takt an einen transceiver nativen PHY IP-konfigurierten externen PLL-Modus angeschlossen wird.

Umgebung

    Intel® Quartus® Prime Standard Edition
    PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Dieser Fehler wird auf Stratix® V- und Arria® V-Geräten angezeigt, wenn ein falsch konfigurierter fPLL-Ausgabe-Takt an einen transceiver nativen PHY IP-konfigurierten externen PLL-Modus angeschlossen wird.

Fehlermeldung:

Fehler: Der Taktteiler-Parameter "data_rate" ist auf einen ungültigen Wert von "xxxx.x Mbit/s" im Knoten "native_phy_top:inst|altera_xcvr_native_sv:native_phy_top_inst|sv_xcvr_native:gen_native_inst.xcvr_native_insts[0].gen_bonded_group_native.xcvr_native_inst|sv_pma:inst_sv_pma|sv_tx_pma:tx_pma.sv_tx_pma_inst|sv_tx_pma_ch: tx_pma_insts[0].sv_tx_pma_ch_inst|tx_pma_ch.tx_cgb'. Info: "xxx.x Mbit/s" ist ein Rechtswert

 

 

Lösung

Die fPLL sollte für die halbe Frequenz der nativen PHY-Datenrate für den korrekten Betrieb konfiguriert werden.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 2 Produkte

เอฟพีจีเอ Arria® V GX
เอฟพีจีเอ Stratix® V GX

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