Artikel-ID: 000074248 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 01.04.2019

Kann die Intel® Max® 10 Dual Configuration Intel FPGA IP Core einen Lesevorgang aus mehreren Registern in einem Vorgang von Offset 2 auslösen?

Umgebung

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Ja.  Im Intel® Max® 10 Dual Configuration Intel FPGA IP Core müssen Sie vor jedem Lesevorgang von Offset 4, 5, 6 und 7 den gewünschten Vorgang von Offset 2 auslösen.  Offset 2 verfügt über 4 Bits, um einen Lesevorgang aus 4 Registern auszulösen.  Diese Bits sind nicht one-hot.  So können Sie mehrere Bits im Offset 2 aktivieren, um Leseoperationen aus mehreren Registern auszulösen.

    Bitte beachten Sie, dass die Zeit bis die Ubusy-De-Dies nach Offset-2-Vorgang länger wird, wenn die Anzahl der zu lesenden Register steigt.

     

     

    Lösung

    Siehe Tabelle 36 in Intel® MAX® 10 FPGA Konfigurations-Benutzerhandbuch.

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    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® MAX® 10 FPGAs

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