Artikel-ID: 000074233 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 15.08.2018

Warum werden die nPERST- und OSC_CLK_1-Pins in den Intel® Stratix® 10 GX-, MX-, TX- und SX-Gerätefamilien-Pin-Richtlinien nicht unter Transceiver-Pins aufgeführt?

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Aufgrund eines Problems in der Dokumentation umfassen die Intel® Stratix® 10 GX-, MX-, TX- und SX-Gerätefamilien-Pin-Verbindungsrichtlinien nicht die nPERST[L, R][0:2] Pins und OSC_CLK_1 Pin unter dem Transceiver-Abschnitt.

Lösung

Wenn Sie Transceiver in Ihrem Design verwenden, stellen Sie sicher, dass Sie die Richtlinien für diese Pins erfüllen, wie sie in den Verbindungsrichtlinien unter dem Abschnitt Dedizierte Konfiguration/JTAG-Pins (OSC_CLK_1) und optional/Dual-Purpose Configuration Pins (nPERST[L,R][0:2]) aufgeführt sind. Dieses Problem wird ab Version 2018.08.16 der Pin-Verbindungsrichtlinien für Intel® Stratix® 10 GX, MX, TX und SX Gerätefamilien-Pins behoben.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 1 Produkte

Intel® Stratix® 10 FPGAs und SoC FPGAs

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