Es gibt ein bekanntes Problem mit der SDC-Zeiteinschränkungsdatei, die von der UniPHY-basierten DDR3, DDR2, QDCONFIG/ und RLDRAM II Speichercontroller-IP generiert wird. Die in dieser SDC-Datei verwendeten create_generated_clock-Beschränkungen sind nicht mit dem derive_pll_clocks Funktionsanruf kompatibel. Wenn Ihr Design eine andere SDC-Datei enthält, die die derive_pll_clocks Funktion verstärkt, werden die UniPHY PLL-Taktbeschränkungen möglicherweise von TimeQuest ignoriert und führen zu Verletzungen des Timings der Speicherschnittstelle.
Dieses Problem betrifft alle Designs, die UniPHY-basierte Speichercontroller-IP der Quartus® II Softwareversionen 10.0 SP1 und früher verwenden. Um das Problem in diesen Versionen der Quartus II Software zu beheben, stellen Sie sicher, dass die von der UniPHY IP generierte SDC zuerst (vor jeder anderen SDC-Datei im Design) stammt. Dies kann erreicht werden, indem Sichergestellt wird, dass die QIP-Datei die erste Designdatei ist, auf die im Einstellungsfenster "Dateien zum Projekt hinzufügen" und/oder in der QSF-Datei verwiesen wird.
Dieses Problem wurde in Quartus II Softwareversion 10.1 behoben. Erstellen Sie Ihre UniPHY-IP-Instanzen erneut, um das SDC-Kompatibilitätsproblem zu beheben.