Artikel-ID: 000074206 Inhaltstyp: Fehlermeldungen Letzte Überprüfung: 27.08.2013

Warnung (12010): Port "rx_fifo_reset" auf der Entitätsinstanziierung von "ALTLVDS_RX_component" ist mit einem Signal der Breite 1 verbunden. Die formale Breite des Signals im Modul beträgt <number_of_channels>. Die zusätzlichen Bits werden ...

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Die ALTLVDS_RX-Megafunktion in der Quartus® II Software Version 10.0 erstellt nicht korrekt die erforderliche Anzahl von Eingabeanschlüssen für rx_fifo_reset.  Dieser Port sollte eine Breite haben, die der Anzahl der Kanäle entspricht.

    Lösung

    Um dieses Problem zu umgehen, öffnen Sie die HDL-Variation-Datei der ALTLVDS_RX Megafunction in Ihrem Design und bearbeiten Sie die Port-Breite von rx_fifo_reset manuell.

    Die Port-Breite sollte dem Format [number_of_channels-1:0] entsprechen].

    Dieses Problem wurde in der Quartus II Softwareversion 10.0SP1 behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 5 Produkte

    Stratix® III FPGAs
    เอฟพีจีเอ Arria® II GX
    เอฟพีจีเอ Stratix® IV E
    เอฟพีจีเอ Stratix® IV GX
    เอฟพีจีเอ Stratix® IV GT

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