Artikel-ID: 000074184 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 05.11.2013

Warum ist meine DDR2 UniPHY Controller-Schnittstelle nur 50 % effizient für Back-to-Back-Lese- oder Schreibbefehle?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Der High-Performance-Controller II (HPCII), der von den DDR2 UniPHY- und ALTMEMPHY-Kernen verwendet wird, probleme mit der Rückbehebung von Lese-/Schreibbefehlen auf jedem anderen Controller-Taktzyklus (afi_clk).

    Wenn die Burst-Länge für einen Half-Rate-Controller auf 4 eingestellt ist, verwendet der Controller nur 50 % der maximalen Effizienz auf dem Bus. Dies ist ein erwartetes Verhalten des Half-Rate-Controllers für die Burst-Länge von 4 Implementierung.

    Lösung

    Es gibt zwei Problemumgehungen:

    1. Verwenden Sie einen HPCII-Controller mit voller Rate, wenn Sie die Burst-Länge auf 4 setzen.
    2. Verwenden Sie einen HPCII-Controller mit halber Rate, wenn Sie die Burst-Länge auf 8 setzen.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 8 Produkte

    เอฟพีจีเอ Stratix® IV GX
    เอฟพีจีเอ Stratix® V GX
    เอฟพีจีเอ Stratix® IV GT
    เอฟพีจีเอ Stratix® IV E
    เอฟพีจีเอ Stratix® V GS
    เอฟพีจีเอ Stratix® V GT
    เอฟพีจีเอ Stratix® V E
    Stratix® III FPGAs

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