Dieses Syntheseproblem kann bei Stratix Designs auftreten, wenn Sie einen Prozess haben oder immer blocken mit einer Blockierung (Aset, mindestens ein Nicht-Null-Bit) sowie synchrone Last (Sload) oder synchrones Löschen (SCLR). Wenn Ihr Design ein Aset zusammen mit einem sload- oder sclr-Signal enthält, können Sie feststellen, dass Ihr Sload- oder SCLR-Ergebnis invertiert ist. Beispielsweise könnte ein synchron geladener Downcounter mit einem vordefinierten Signal diesen Fehler aufweisen. Da NIOS-Designs diese Art von Logikkonfigurationen enthalten, wird Ihr NIOS-Design möglicherweise nicht korrekt in einem Stratix Gerät gestartet.
Um dieses Problem zu vermeiden, synthesen Sie Ihr Design mitHilfe von 2002d (veröffentlicht) Ende September 2002 mit der Quartus® II Software Version 2.1 SP1) oder neuer. Wenn der Fehler in Ihrem eigenen HDL-Code (Hardware-Beschreibungssprache) auftritt, können Sie das Problem in": "Ehrenspech 2002c" beheben, indem Sie diese spezifischen Kombinationen synchroner und nicht-tomenaktiver Steuerungssignale für Stratix vermeiden. Verwenden Sie ein Standby-Signal (ACLR) anstelle von Aset, oder vermeiden Sie das Mischen von Aset mit einem Synchron-Load- oder Clear-Control-Signal.